1226395

Conception et réalisation de l’électronique frontale du
détecteur de pied de gerbe et de l’unité de décision du
système du premier niveau de déclenchement de
l’expérience LHCb
Rémi Cornat
To cite this version:
Rémi Cornat. Conception et réalisation de l’électronique frontale du détecteur de pied de gerbe et de
l’unité de décision du système du premier niveau de déclenchement de l’expérience LHCb. Physique
des Hautes Energies - Expérience [hep-ex]. Université Blaise Pascal - Clermont-Ferrand II, 2002.
Français. �tel-00001997�
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https://tel.archives-ouvertes.fr/tel-00001997
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LHCb Detector
VDET
TRACK
ECAL
HCAL
MUON
Data
rates
RICH
40 MHz
Fixed latency
3.2 µs
Level 1
Trigger
40 TB/s
1 MHz
Timing L0
&
Fast
40 kHz
L1
Control
Front-End Electronics
1 TB/s
Front-End Multiplexers (FEM)
1 MHz
Variable latency
<256 µs
Front-End Links
RU
RU
RU
LAN
Level 0
Trigger
Readout units (RU)
Readout Network
SFC
Variable latency
L2 ~10 ms
L3 ~200 ms
Storage
4 GB/s
2-4 GB/s
SFC Sub-Farm Controllers (SFC)
CPU
CPU
CPU
CPU
CPU
CPU
Trigger Level 2 & 3
Event Filter
Control
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Monitoring
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Voie DAQ
haute
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Voie Trigger
Information
Stockage
Niveau
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basse
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Analyse
rapide
Decision
Poubelle
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Destockage
(niveau suivant)
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Numerisation
Detecteurs niveau 0
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HCAL
Analyse
Rapide
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Unite de
Decision
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Distribution
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Cable
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Scintillateur &
Photomultiplicateur
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correction
decalage
Gerbe
Electromagnétique
courant
frontale
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CAN
électrons
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trigger
codage
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Traitement numerique
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trigger
Electronique de
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integration
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analogique
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input
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1111111111111111111111111111111111
Definition des declenchements
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1111111111111111111111111111111111
0000000000000000000000000000000000
1111111111111111111111111111111111
0000000000000000000000000000000000
1111111111111111111111111111111111
0000000000000000000000000000000000
1111111111111111111111111111111111
0000000000000000000000000000000000
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1111111111111111111111111111111111
0000000000000000000000000000000000
Decision
RS
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[email protected]
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0000000
1111111
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1111111
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1111111
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1111111
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1111111
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1111111
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1111111
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1111111
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1111111
Trame L1
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111111
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111111
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111111
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111111
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111111
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111111
000000
111111
000000
111111
000000
111111
000000
111111
Traitement
partiel
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111111
000000
111111
000000
111111
000000
111111
000000
111111
000000
111111
000000
111111
000000
111111
000000
111111
111111
000000
000000
111111
111111
000000
SPARE
[email protected]
PuVETO
[email protected]
000000
111111
111111
000000
000000
111111
000000
111111
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111111
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111111
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111111
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111111
000000
111111
000000
111111
000000
111111
000000
111111
MUON
[email protected]
[email protected]
Interface de controle
DAQ
CAL
[email protected]
ECS
[email protected]
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cartes memoires
carte horloge
(synchronisaton)
cartes memoires
transferts rapides
transferts lents
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operateur
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80 / 120
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Generation
d’impulsion
LVDS
Conversion
ECL
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utilisateur
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8
horloge
R
R
Donnees VME
bits 0−15
D
D
SRAM
R
Adresse VME
bits 1−15
Adresse VME
bits 16−23
DTACK
D
FPGA
R Rx
C
D
SRAM
R
Tx
P
D
D
D
SRAM
Adresse VME
bits 24−31
R
C
D
Donnees VME
bits 16−31
buffer
D
SRAM
D
Drivers
LVDS
Verrou bidirectionnel C
R
R
Receivers
LVDS
Comparateur
P Collecteur ouvert
D Bascule D
R
Retard
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horloge
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adresse 2
donnee 1
donnee en sortie
des memoires
adresse 3
donnee 2
donnee 1
donnee en sortie
de la bascule D
donnee 1
donnee en sortie
de la carte
donnee 3
donnee 2
donnee 2
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t2
t3
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donnee 2
adresse 1
adresse memoire
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donnee 3
adresse 3
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t7
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2
3
64
1
2
Candidats
2
3
4
64
Traitement
partiel
6
16
5
4
96
Stockage
6
16
48
48
16 6
Partie
Trame
Partie
decision
3 48
48
5
Voies de
declenchement 6
Construction
de la trame
16
K$ H
16
16
Decision
Trame
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2
Deuxième étape de lecture des valeurs trigonométriques des deux candidats
3
Troisième étape de lecture des valeurs trigonométriques des deux candidats
4
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